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	<title>CXL &#8211; comptoir de test</title>
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	<title>CXL &#8211; comptoir de test</title>
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		<title>Samsung lance le premier dispositif hybride CXL qui combine mémoire flash et DRAM</title>
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		<dc:creator><![CDATA[Rémi B.]]></dc:creator>
		<pubDate>Wed, 03 Apr 2024 14:59:41 +0000</pubDate>
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					<description><![CDATA[Le bien nommé CMM-H, pour CXL Memory Module-Hybrid, qui associe DRAM et NAND.]]></description>
		
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		<title>La technologie CXL dans nos PC d&#8217;ici 3 à 5 ans ? Oui, selon AMD !</title>
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		<dc:creator><![CDATA[Matthieu Strebler]]></dc:creator>
		<pubDate>Thu, 27 Oct 2022 08:10:00 +0000</pubDate>
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					<description><![CDATA[Lors d'un webinaire avec Phison, AMD a confirmé que le CXL est déjà en chemin pour le mainstream. ]]></description>
		
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		<title>Le consortium CXL gagne la bataille de l&#8217;interconnect et annonce le CXL 3.0 !</title>
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		<dc:creator><![CDATA[Matthieu Strebler]]></dc:creator>
		<pubDate>Wed, 03 Aug 2022 08:10:00 +0000</pubDate>
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					<description><![CDATA[Le nouveau roi de l'interconnect va asseoir son autorité avec une nouvelle version 3.0 ! ]]></description>
		
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		<title>SK Hynix avance sur la mémoire CXL 2.0 avec sa DDR5 et dévoile un module de 96 Go</title>
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		<dc:creator><![CDATA[Matthieu Strebler]]></dc:creator>
		<pubDate>Tue, 02 Aug 2022 10:10:00 +0000</pubDate>
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					<description><![CDATA[Petit à petit, le CXL fait son petit bonhomme de chemin... ]]></description>
		
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		<title>De la mémoire DDR5 en PCIe ? Bientôt possible avec Samsung et le CXL</title>
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		<dc:creator><![CDATA[GL]]></dc:creator>
		<pubDate>Tue, 11 May 2021 11:25:40 +0000</pubDate>
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					<description><![CDATA[Le nouveau protocole d'interconnexion des composants va permettre d'étendre énormément la quantité de RAM des serveurs...]]></description>
		
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		<title>Après la 3D XPoint, Micron partirait sur des mémoires pour le CXL ?</title>
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		<dc:creator><![CDATA[GL]]></dc:creator>
		<pubDate>Fri, 19 Mar 2021 12:08:19 +0000</pubDate>
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					<description><![CDATA[La transition de Micron vers le standard CXL semble se confirmer, pouvant mieux expliquer la cession de la 3D XPoint...]]></description>
		
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		<title>Le début des transferts PCIe 5.0 se fera via Microchip</title>
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		<dc:creator><![CDATA[GL]]></dc:creator>
		<pubDate>Thu, 04 Feb 2021 16:28:34 +0000</pubDate>
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					<description><![CDATA[Microchip sort les premiers switchs PCIe 5.0, qui devrait permettre de gérer la prochaine génération d'accélérateurs informatiques industriels...]]></description>
		
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		<title>Le protocole CXL 2.0 est officiel, le début d&#8217;un PCIe plus avancé ?</title>
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		<pubDate>Tue, 10 Nov 2020 16:45:01 +0000</pubDate>
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					<description><![CDATA[Le consortium CXL sort la version de 2.0 de son protocole de communication, permettant d'améliorer les communications au standard PCIe 5.0...]]></description>
		
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		<title>Intel Xe, aka « Ponte Vecchio » et bientôt plus de nouvelles ?</title>
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		<dc:creator><![CDATA[Matthieu Strebler]]></dc:creator>
		<pubDate>Fri, 15 Nov 2019 10:15:00 +0000</pubDate>
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					<description><![CDATA[Ça y est, les premiers GPU Xe d'Intel auraient leur nom de code interne, et semblent se diriger tout droit vers le futur superordinateur Aurora des USA. ]]></description>
		
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		<title>Rambus sur le coup du PCIe 5.0 / CXL avec un contrôleur et un PHY</title>
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		<dc:creator><![CDATA[Matthieu Strebler]]></dc:creator>
		<pubDate>Fri, 15 Nov 2019 07:10:00 +0000</pubDate>
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					<description><![CDATA[Rambus aussi part à l’assaut du PCIe 5.0, mais prépare aussi le terrain pour le standard CXL.]]></description>
		
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		<item>
		<title>AMD rejoint le CXL consortium pour préparer le futur du PCIe</title>
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		<pubDate>Tue, 23 Jul 2019 14:49:07 +0000</pubDate>
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					<description><![CDATA[Dans l'objectif de ne pas être laissé de côté lors de la création du nouveau standard, AMD rejoins le groupe qui travaille sur le CXL...]]></description>
		
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